| 講演抄録／キーワード |
| 講演名 |
2025-11-21 13:30
［招待講演］1/1.3型 5000万画素DNN搭載3枚積層CMOSイメージセンサ
○中邑良一・津川英信・大塚 渉・清水 完・香川恵永・小野健太・堀江陽介（ソニーセミコンダクタソリューションズ） |
| 抄録 |
（和） |
画像認識を行うDNN 回路を搭載したAI チップを含む3 枚積層型CMOS イメージセンサについて述べる。本センサは、Wafer-on-Wafer-on-Wafer プロセスを用いて、従来の2 枚積層型イメージセンサの底部にDNN 回路を持つウェハを接合して製造された。このプロセスにより、イメージング特性を損なうことなく、シングルチップでの高性能エッジ処理が可能なセンサを実現した。3 枚積層の下基板にDNN 回路を搭載したこのセンサは、チップサイズの増大を防ぎつつ、50M pixel の高解像度を実現することができるため、従来のセンサよりも高性能な画像認識を行うことが可能である。また、ゲート規模を拡大し、HDR 機能を組み込むことも可能になり、画像認識可能なダイナミックレンジを拡大することに成功した。 |
| （英） |
This study reports the first ever 3-wafer-stacked CMOS image sensor comprising an artificial intelligence (AI) chip with a deep neural network (DNN)-based circuit. The sensor was fabricated by bonding wafer with a DNN-based circuit to the bottom of a conventional 2-layer-stacked image sensor using the wafer-on-wafer-on-wafer process. This process allowed the sensor to retain excellent imaging characteristics without affecting those of the top and middle wafers. This novel image sensor comprising a DNN can enhance the gate scale and incorporate the high dynamic range (HDR) function. Moreover, the pixelarray area can be expanded to approximately the same size as that of the chip to realize a resolution of 50 MP. Thus, the proposed sensor can perform DNN processing on higher resolution HDR image data than the conventional DNN-equipped 2-layer-stacked image sensor, resulting in remarkably improved image-recognition and high-performance edge processing with a single chip. |
| キーワード |
（和） |
3 枚積層CMOS イメージセンサ / DNN 回路 / 画像認識 / HDR / / / / |
| （英） |
3-wafer-stacked CMOS image sensor / deep neural network / image-recognition / high dynamic range / / / / |
| 文献情報 |
映情学技報, vol. 49, no. 34, IST2025-46, pp. 1-4, 2025年11月. |
| 資料番号 |
IST2025-46 |
| 発行日 |
2025-11-14 (IST) |
| ISSN |
Online edition: ISSN 2424-1970 |
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