| 講演抄録／キーワード |
| 講演名 |
2026-08-04 10:00
［招待講演］2nm以細技術ノードに向けたhigh-k/メタルゲートスタックのCETスケーリング：展望と課題
○森田行則・川那子高暢・神岡武文（産総研/LSTC）・三谷祐一郎（東京都市大/LSTC）・生田目俊秀・女屋 崇・深田直樹・ジェバスワン ウイパコーン・塚越一仁（物質・材料研究機構/LSTC）・星井拓也（東京科学大/LSTC）・トープラサートポン カシディット・田村敦史・喜多浩之（東大/LSTC）・岡田直也・間部謙三・水林 亘・太田裕之・松川 貴・右田真司（産総研/LSTC） |
| 抄録 |
（和） |
2nmおよびそれ以細の技術ノードで採用される積層型ナノシートトランジスタは，架橋構造の極薄（5nm以下）のナノシートチャネルと，その周囲にhigh-k/メタルゲートスタックを形成するゲートオールアラウンド構造が用いられる．IRDSロードマップにおいてゲートスタックに要求される容量換算膜厚（CET）は，1 nm以下まで薄膜化されている．本講演では，1nm以下へのCETスケーリングに関する展望と課題について述べるとともに，我々のグループで実施している，high-k膜の比誘電率の向上と，界面層（IL）の極限までの薄膜化によるCETスケーリングの成果を紹介する． |
| （英） |
Scaling of the capacitance equivalent thickness (CET) of high-k/metal gate stacks remains a great challenge, even for advanced gate-all-around field-effect transistors at the sub-2-nm technology nodes. In the IRDS roadmap, the requirement value of CET for gate stacks is thinned down to 1 nm or less in the advanced node technology. In this study, prospects and challenges associated with further CET scaling are investigated through a combination of strategies involving the permittivity enhancement of high-k dielectrics and ultimate thinning of the interfacial layer (IL). |
| キーワード |
（和） |
High-k / メタルゲート / ゲートスタック / CET / HfO2 / ZrO2 / 界面層 / |
| （英） |
High-k / Metal gate / Gate stack / CET / HfO2 / ZrO2 / 界面層 / |
| 文献情報 |
映情学技報 |
| 資料番号 |
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| 発行日 |
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| ISSN |
Online edition: ISSN 2424-1970 |
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