| 講演抄録／キーワード |
| 講演名 |
2018-07-27 10:55
並列度可変なMin-Sum LDPC復号器とそのメモリバンクアクセススケジューリング手法
○渡辺大詩・筒井 弘（北大）・今川隆司（立命館大）・宮永喜一（北大） |
| 抄録 |
（和） |
LDPC (low-density parity-check, 低密度パリティ検査)符号は，高い誤り訂正能力をもつ誤り訂正符号であり，無線通信など幅広い分野で採用されている．その実装を考えた場合，今後も様々な応用で利用されることを考慮すると，各アプリケーションや実装上の制約に合わせて復号回路の方式等を検討し直す必要があり，設計コストが大きくなる．また，LDPC復号器の処理において，メモリのアクセス競合によるスループットの低下は，大きな課題である．これらに対し本研究では，単一の回路アーキテクチャをベースとしつつ，様々な制約に適合するハードウェア構成を自動で明らかにするフレームワークの整備を目標とし，並列度可変なLDPC復号器とそのメモリバンクアクセススケジューリング手法を提案する．WiMAX (IEEE 802.16e)で利用されるLDPC符号の生成行列を例として評価を行った結果，処理回路を最大まで並列化した完全並列型の実装では，回路面積3.13Mゲート，出力スループット800.0Mbps，完全並列型に対して，並列度を1/2とした実装では，回路面積1.80Mゲート，出力スループット282.4Mbpsとなった． |
| （英） |
Recently, LDPC (low-density parity-check) codes have been widely used in various applications including 5G wireless communication systems due to its powerful error-correcting capability. Considering its decoder design, since one design cannot be the optimum for all applications and devices, we need to design a dedicated LDPC decoder of each specific standardized parity check matrix for each application and device, which requires high design costs. Moreover, in the processing of LDPC decoders, the memory access conflict is a serious issue as one of the reasons limiting its throughput. Motivated by this, we are aiming to establish a framework that automatically generates an RTL implementation based on a baseline architecture considering the required performance under given design constraints. In this paper, we propose a min-sum LDPC decoder with variable parallelism and its memory bank access scheduling method. We demonstrate the proposed approach showing a fully parallel implementation of an LDPC decoder utilizing row parallel processing and column parallel processing and its half parallelism version. Experimental results show that the fully parallel implementation archives an output throughput of 800Mbps with 3.13M required gates and that its half parallelism version archives 282.4Mbps with 1.80M gates. |
| キーワード |
（和） |
LDPC符号 / Min-Sum復号 / 並列処理 / / / / / |
| （英） |
LDPC code / min-sum decoding / parallel processing / / / / / |
| 文献情報 |
映情学技報, vol. 42, no. 23, BCT2018-71, pp. 47-50, 2018年7月. |
| 資料番号 |
BCT2018-71 |
| 発行日 |
2018-07-19 (BCT) |
| ISSN |
Print edition: ISSN 1342-6893 Online edition: ISSN 2424-1970 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
BCT IEEE-BT HOKKAIDO |
| 開催期間 |
2018-07-26 - 2018-07-27 |
| 開催地（和） |
北海道大学 |
| 開催地（英） |
Hokkaido Univ. |
| テーマ（和） |
放送現業技術・送受信技術および一般 |
| テーマ（英） |
Broadcast Operating Technologies, Transmission & Reception Engineering, etc. |
| 講演論文情報の詳細 |
| 申込み研究会 |
BCT |
| 会議コード |
2018-07-BCT-BT-HOKKAIDO |
| 本文の言語 |
日本語 |
| タイトル（和） |
並列度可変なMin-Sum LDPC復号器とそのメモリバンクアクセススケジューリング手法 |
| サブタイトル（和） |
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| タイトル（英） |
A Min-Sum LDPC Decoder with Variable Parallelism and Its Memory Bank Access Scheduling Method |
| サブタイトル（英） |
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| キーワード(1)（和/英） |
LDPC符号 / LDPC code |
| キーワード(2)（和/英） |
Min-Sum復号 / min-sum decoding |
| キーワード(3)（和/英） |
並列処理 / parallel processing |
| キーワード(4)（和/英） |
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| キーワード(5)（和/英） |
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| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
渡辺 大詩 / Taishi Watanabe / ワタナベ タイシ |
| 第1著者 所属（和/英） |
北海道大学 (略称： 北大)
Hokkaido University (略称： Hokkaido Univ.) |
| 第2著者 氏名（和/英/ヨミ） |
筒井 弘 / Hiroshi Tsutsui / ツツイ ヒロシ |
| 第2著者 所属（和/英） |
北海道大学 (略称： 北大)
Hokkaido University (略称： Hokkaido Univ.) |
| 第3著者 氏名（和/英/ヨミ） |
今川 隆司 / Takashi Imagawa / イマガワ タカシ |
| 第3著者 所属（和/英） |
立命館大学 (略称： 立命館大)
Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） |
宮永 喜一 / Yoshikazu Miyanaga / ミヤナガ ヨシカズ |
| 第4著者 所属（和/英） |
北海道大学 (略称： 北大)
Hokkaido University (略称： Hokkaido Univ.) |
| 第5著者 氏名（和/英/ヨミ） |
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| 第5著者 所属（和/英） |
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| 第6著者 氏名（和/英/ヨミ） |
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| 第7著者 氏名（和/英/ヨミ） |
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| 第20著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2018-07-27 10:55:00 |
| 発表時間 |
25分 |
| 申込先研究会 |
BCT |
| 資料番号 |
BCT2018-71 |
| 巻番号（vol） |
vol.42 |
| 号番号（no） |
no.23 |
| ページ範囲 |
pp.47-50 |
| ページ数 |
4 |
| 発行日 |
2018-07-19 (BCT) |
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